VHDL期末考试卷1

程式功能：

2.如下輸出輸入方塊圖、功能真值表與 VHDL程式，請完成VHDL空白程式部分。（30分） In1(7:0)IC1y(7:0)In2(7:0)sw(1:0)

LIBRARY ; USE IEEE. STD_LOGIC_11.all ; ENTITY IC1 IS PORT( , : STD_LOGIC_VECTOR ( 7 DOWNTO 0); sw : IN ; : out STD_LOGIC_VECTOR ( 7 DOWNTO 0)) ; END ; ARCHITECTURE ex1 OF IS BEGIN process (In1 , In2 , ) begin IF (sw = “00”) then <= “zzzzzzzz”; ELSIF ( ) then y <=In1; (sw = “10”) then y <= ; ELSE y <= (others= „ ‟);

END ; 1

END ; END ;

3. 如下之VHDL程式，請問執行後結果為：（30分）

a = , b = , c = 。

e = , f = , g= 。

ARCHITECTURE behavior OF ex2 IS Signal a : std_logic ; Signal b : std_logic ; Signal c : std_logic_vector( 2 down to 0) := “000”; Signal d : std_logic_vector( 6 down to 0) := “0001100” ; Signal e : std_logic_vector( 1 down to 0) := “00”; Signal f : std_logic; Signal g : std_logic; BEGIN a <= „0‟ when d = “0000000” else „1‟; b <= d (1) ; c <= d (2 down to 0); e <= b & a ; f <= a OR b ; g <= a and b ; END behavior;

4. 如下之VHDL程式中，依宣告決定VHDL程式語法指令是否正確；正確則在括號中打O；即（O）、錯誤則在括號中打×；即（×）。

（20分） ARCHITECTURE behavior OF ex2 IS Type byte IS ARRAY ( 7 down to 0) of std_logic ; Type mem1 IS ARRAY (0 to 3, 7 down to 0) of std_logic ; Type mem2 IS ARRAY (0 to 3) of byte ; Signal a : std_logic ; Signal b : bit ; Signal x : std_logic ; Signal y : std_logic_vector( 7 down to 0) ; Signal v : bit_vector( 7 down to 0) ; Signal w1 : mem1 ; Signal w2 : mem2 ; BEGIN process (a,b) Signal c : std_logic ; begin b <= a ; -----------------------------------------------（ ） y(2) <= a ; ----------------------------------------------（ ） y(1) <= x ; ---- --------------------------------------（ ） c := a ; -----------------------------------------------（ ） c <= x ; -------------------------------------------（ ）

End process; 2

END behavior;