一种应用于MBOFDMUWB系统维特比译码FPGA设计与实现精灵论文

一种应用于MB-
OFDMUWB系统的维特比译码的FPGA设计与实现精灵论文

一种应用于MB-OFDMUWB 系统的维特比
译码的FPGA设计与实现
陈君波，胡君萍
(武汉理工大学信息工程学院，武汉430063)

摘要:在MB-OFDM
UWB(多带正交频分复用超宽带)系统中，为了克服传输信道中的干
扰和噪声，保证通信系统传输的可靠性，需要采用合适的差错控制编码。本文按照基

于 MB-OFDM 技术的超宽带 ECMA-368/369 标准，提出一种在 FPGA 上实现的应用于 MB-OFDM 超宽带系统的约束长度为 7 的多码率(1/3,1/2,5/8,3/4)Viterbi 译码实现方案，并在 Xilinx XC3S1500

中图分类号:TN911.72

FPGAImplementation of a Viterbi decoder applied on
MB-OFDMUWB system
CHENJunbo, HU Junping
(Schoolof Information Engineering, Wuhan University Technology, Wuhan430063) Abstract: In the system of MB-OFDM UWB, in order to overcomethe channel noise and

the	interference, we have to use appreciate error control coding to ensure the reliability of

communicationsystem. According to ECMA-368 standard, the paper presents an FPGAway to design
aViterbi Decoder with which mult-rate and the constraint length is 7.Finally implemented it on the
XilinxXC3S1500 chip, and analysis the resource consumption, andperformance.

Keywords: MB-OFDM UWB; Viterbi Decoder; Error Control Coding; FPGA 0引言
超宽带(UWB)无线通信技术以其高传输速率、低发射功率、频谱共享等优点正受到越来越多的关注，成为组建无线个域网(WPAN)的热门技术。在各种UWB技术的实现方案里面，MB-OFDM

技术以其频谱利用率高、频谱利用灵活以及对频率选择性衰落具有良好 的抗多径特性，使 MB-OFDM UWB

只是把多径能量简单混合，这样使得MB-OFDM
系统的每个子载波(子信道)仍然可能有严重的瑞利衰落。因此，在衰落信道上，MB-

OFDM
方案在误码率性能上比其他方案下降很多，需要采用比较强的纠错编码来纠正错误

。

[1]根据基于 MB-OFDM 技术的UWB 技术标准ECMA-368/369，MB-OFDM系统采用卷
积编码和维特比译码来进行信道编码和译码。卷积码和维特比译码是一种常见且有

效的前向

纠错编码方法。卷积码的纠错能力很强，不仅可纠正随机差错，还可纠正突发差错。

Viterbi
译码算法是一种基于最大似然概率的非序贯译码算法，通过计算累计码距，在相应网格图上
寻找最大似然路径，然后根据幸存路径度量的最小值进行路径回溯，得到相应的译码序列。

作者简介:陈君波(1986-)，男，硕士研究生，主要研究MB-OFDM
超宽带短距离无线通信.E-mail:
Viterbi译码算法简单、易于实现，并且能得到较大的编码增益，因此基于Viterbi译码算法的卷积码广泛应用于现代通信系统中。

1 MB-OFDM UWB 系统的卷积编码设计 卷积码编码器一般由若干个移位寄存器和异或运算单元组成，通常用(n, k,

所示，生成多项式分别为:G0=1011011，G1=1110101，G2=1111001。其[2]他码率(如1/2、3/4、5/8)则需要在1/3
码率卷积编码基础上进行删余操作才能得到。

图1(3,1,7)卷积编码器

根据生成多项式 G0、G1、G2，经过删余操作，在 FPGA 上实现得到的码率为 1/3,1/2， 5/8，3/4 卷积编码仿真结果分别如图 2、图 3、图 4、图 5 所示:

图21/3 码率卷积编码仿真图

图31/2 码率卷积编码仿真图

图45/8 码率卷积编码仿真图

图 5 3/4 码率卷积编码仿真图 等于编码约束长度 N 减去 1，即 T=6。根据经验分析，译码深度 L 应选择在 5T 至

10T之间，对系统性能没有明

[3]显损害，本设计选定L=6T=36。当到达译码深度L

时，路径回溯需要从存储器中读取路径

信息，因此存储器的存储容量最小应该满足存储64L

个路径节点及其路径长度。Viterbi译码器的总体结构如图6所示，Viterbi

算法的主要实现过程包括计算汉明距离，加比选(ACS)，

选择幸存路径，回溯及控制单元等。

图6Viterbi 译码模块框图

2.1汉明距离计算

汉明距离计算模块主要负责计算输入数据和当前编码器状态下可能的编码之间

的汉明距离。其计算方法为:当 3 位并行编码比特输入译码器，汉明距离计算模块根据输入数据和当前状态值(64 个状态都有可能)计算出 64 组，每组 2 个的汉明距离值(对每一个当前状态，都有 2 了删余，在译码之前也可对被删的码元补零。该模块在 FPGA

上实现的逻辑关系如图7。

图7汉明距离计算仿真图

2.2加比选(ACS)模块

ACS
模块主要负责计算当前编码器状态的前一时刻累计距离与当前到达该状态的路径

分支距离之和，产生新的累计距离，并对每个状态的两条到达路径累计机理进行比较，选择
较小距离的路径作为幸存路径，同时保存该距离作为下一时刻求和、比较的基准距离。实现结构如图8所示。

图8ACS 单元的设计
实现时，由于共有64种可能状态，为了高速运算同时减少延时，调用64个ACS模块

同时运行，每个模块对应一个编码器状态。考虑到连续译码会产生累计距离寄存器 溢出的问题，把每个状态的累计距离右移一定位宽，例如 2 位。而在 ACS 计数器等于译码深度时，基于同样的考虑，把每个状态的累计距离右移一位。ACS

图 9 ACS 仿真图
2.3路径存储/幸存RAM
该模块主要负责存放ACS 模块产生的幸存路径值。实现上采用三块RAM 轮流工作:在译码开始后、回溯前，需要向一块RAM
进行写操作，存储幸存路径等;当回溯开始以后，需要从一块RAM
里读取路径信息。由于读写操作不是同时起止的，不能轮流使用两块RAM，

因此需要第三块RAM进行读或写操作，因此任一时刻，只有两块RAM
被同时使用，第三块处于空闲。该模块在FPGA上实现的逻辑关系如图10所示。

图10路径存储仿真图
2.4最小值选择
最小值选择模块负责在译码时间达到译码深度时，对64
跳幸存路径进行比较，选出一条最小路径。考虑到总的路径数64和译码深度

条路径的比较，最后两模块的输出再比较，得到一条最小路径，共需 33 36，设计上使用两个相同的比较单元，分别完成 32 11 所示。

图11最小值选择仿真图

2.5 路径回溯
该模块主要负责根据最小路径的最后状态和各个时刻对应的幸存路径值，确定前一级的回溯点，直到全部L
级回溯完毕，即找回完整路径和幸存值，幸存值序列就是译码序列的
反序序列。实现时，设置一个回溯计数器，记录回溯的时间，根据当前回溯状态，提

取幸存路径，并更新下一时刻的回溯状态。当回溯计数器达到译码深度36时，开始准备输出。回溯模块在FPGA上实现的逻辑关系如图12所示。

图12路径回溯仿真图
3时序仿真结果
[4]使用VerilogHDL 在ISE10.1中进行综合和实现，布线后的仿真图如图13。从图13可以看出，译码器经过36+33+36+1=106个时钟周期(译码模块先进行36个周期的ACS计算，然后进行33个周期的最小值比较，再进行36
个周期的回溯，最后延迟一个周期输出)
延迟后，准确译出卷积编码前的输入序列，实现正确的译码功能。

在 FPGA
软件实现过程中，通过模块划分设计方法，运用模块复用、模块内部并行/串
行化设计使程序的各个模块构成一条流水线，从而在保证系统运行速度的基础上，
优化了系统的面积。从图14 和图 15 可以看出，采用Spartan3 XC3S1500fg456-4
器件，基本逻辑Slice 占用为 13%;Slice 的D 触发器占用为 4%;4
输入查找表(LUT)占用为13%;输入输出块 (IO)占用2%;使用 6 个块
RAM，占总资源的18%;1 个全局时钟，占总资源的12%; 同时该器件的速度级别为-
4，系统的最小时钟周期为8.876ns，最大频率达到112.663MHz，

[5][6]完全满足所设计的超宽带系统基带速率为53.3MHz
的要求。同时和文献、文献所设计Viterbi译码器相比，本文所设计的Viterbi译码器在速度和面积上都有一定的优势。

图14ISE 综合报告

图 15 资源占用分析 超宽带系统中的核心模块多码率(1/3,1/2,5/8,3/4)卷积编码器及相应 Viterbi

译码器的硬件结构进行具体研究，并结合FPGA进行模块化设计，在保证译码器工作频率基础上优化面积，整个译码器工作频率可以达到
112MHz，适用于各种中、高速率通信，尤其对准4G主流通信技术LTE有相当大的工程适用价值。

[参考文献](References) [1] ECMA-368/369. High Rate Ultra Wideband PHY and MACStandard.2008

[2] 史治国.基于 XILINX FPGA 的 OFDM 通信系统基带设计[M].浙江:浙江大学出版社,2003 [3] 仇佩亮.信息论语编码[M].北京:高等教育出版社,2003

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[6]刘虎.基于FPGA的Viterbi
译码器设计与实现[D].成都电子科技大学硕士学位论文,2009[7] 吴继华，王诚.AlteraFPGA/CPLD
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[9]C.M.Rader.Memory Management in a Viterbi Decoder [J].IEEETrans.Communications,vol.

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